三进制时代即将到来!单位面积器件数量可减少37%

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近日，由韩国蔚山科技大学Kim Kyung-rok教授领导的研究小组成功研发了世界上第一个大尺寸晶圆上的三进制半导体设计，这对未来开发低功耗和高效能的微芯片有重要的意义。此外，此项研究对促进人工智能，自动驾驶，物联网和机器人技术的发展有积极意义。 
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Kim团队介绍说，最新的研究表明，目前芯片的制造工艺有机会实现三进制半导体商业化生产，这将引起半导体产业的革命。
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( T% q( K7 E1 I9 R三星电子自2017年9月起通过2013年推出的价值1.5万亿韩元（12.7亿美元）的研究补助计划为该研究提供支持。

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单位面积可减少37%器件数量！摩尔定律即将到达极限时，三进制半导体给产业带来曙光

* V2 \# f9 ], [& h: l$ c( O
' S  F1 V8 C4 }0 w$ c自从20世纪60年代后期，硅基金属氧化物半导体的场效应晶体管（MOSFET）发明以来，已经按照摩尔定律发展了半个世纪，计算机系统已经得到飞速的发展。但是在2000年以来，硅基半导体的几何尺寸已经逼近了物理极限，但是通过引入更高性能材料、改善器件结构，已经实现了10nm制程工艺，即每平方毫米1亿个晶体管的器件密度。
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5 z8 i* e  D) e3 r8 q. r( d+ I此外，三星和台积电两大半导体厂商通过导入13.5nm极紫外（euv）光刻技术，实现了7nm技术的量产，目前更是在积极推动5nm和3nm工艺的研发。然而，在这之后，仅仅通过工艺的优化，半导体设备将很难进一步缩小尺寸，研发人员也在积极寻找替代硅基半导体的材料。
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三进制逻辑计算所处理的信息为“0”、“1”和“2”，理论上三进制逻辑运算相较二进制逻辑运算可以实现单位面积减少37%的器件数量和36%互联线路。Kim教授研究团队的实现方法是在非晶态氧化锌复合纳米层中嵌入氧化锌量子点，并将复合纳米层与有机势垒层结合形成混合超晶格，研制出具有稳定中间态的多值逻辑晶体管。
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图片来源：Nature communications, Kim团队论文

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3 O3 r" @1 R9 |" ^/ C通过非晶态域选择性地与量子点共振杂化实现量化离散态杂化，在该局域态下，整个纳米层形成能级量化导电态。利用混合超晶格结构，以氧化锌复合纳米层和有机势垒壁为通道，在晶体管中实现了多进制逻辑晶体管。由于量子化导电状态的电流饱和，混合超晶格在晶体管中产生多个态。多进制晶体管表现出优异的性能特点、稳定可靠的运行、无电流波动，并且可根据超晶格通道中氧化锌复合纳米层的数目调节状态，例如二进制、三进制、四进制。

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不仅仅停留在纸面，三进制半导体商用可期

* Y' H( r5 {: O) Y# d, L$ e/ \' q% c8 f在Kim团队的研究中，主要通过分子层沉积（MLD）和原子层沉积（ALD）来分别制备带有铝连接体（Al4MP）的4-巯基苯酚（4MP）分子层和氧化锌纳米层，形成混合有机-无机超晶格薄膜。利用透射电子显微镜（TEM）对混合超晶格薄膜进行表征，证实了混合薄膜中单个Al4mp和ZnO纳米层达到了预期。
 

图片来源：Nature communications, Kim团队论文

在该制程中应用到的分子层沉积系统（MLD）通过将两种反应气体（或者蒸汽）以气体脉冲形式交替地引入反应器，依靠留在基底表面的吸附分子（如羟基或氨基）进行反应而生成薄膜，是一种高级的有机聚合物薄膜与有机无机杂化膜制备技术，主要适用于有机聚合物薄膜和有机无机杂化薄膜，可以实现每个循环沉积一个分子层，精确控制厚度，可以用于微电子、薄膜封装、生物芯片等诸多领域。
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# h: v$ D1 A% M! X1 {6 `7 {原子层沉积（ALD）是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法，每次沉积只能沉积一层原子。沉积层具有极均匀的厚度，这一特点在微电子和深亚微米芯片技术的发展中显得极为重要。


MLD和ALD都是在芯片制造过程中是常见的薄膜制备方法。在存储设备中，由于3D NAND存储器件的3D结构需要高度的工艺变异性控制，ALD非常合适用于在存储器孔的侧壁上形成介电膜。
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在FinFET中的薄栅极侧壁的间隔物必须形成极其均匀的厚度并没有小孔。ALD能把控制栅极和三维鳍结构分开，是沉积该层的绝佳方式。
 

图片来源：雪球资讯

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当前摩尔定律逼近极限，行业者纷纷寻找下一代半导体发展方向之时，由三星支持的Kim教授团队取得的这一突破，无疑给半导体产业发展带来曙光，而对于三星来说意义也是非同寻常的，在二进制半导体时代，三星无疑是产业霸主，在未来的三进制半导体时代，三星也将持续引领产业走向。 
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